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用于X射线探测器前端读出电路的SAR ADC设计

2020-03-20 23:13rf射频/无线 人已围观

简介由于 X 射线具有波长短,频率高的特点,因此X 射线具有很强的穿透性,这种性质使 X 射线探测器广泛的应用于医疗,航空以及工业领域。 X 射线探测器中的读出电路,如图 1 所示,首...

  由于 X 射线具有波长短,频率高的特点,因此X 射线具有很强的穿透性,这种性质使 X 射线探测器广泛的应用于医疗,航空以及工业领域。
  
  X 射线探测器中的读出电路,如图 1 所示,首先需要将检测到的信号进行放大,然后通过滤波整形电路消除噪声,最后由模数转换器进行模数转换将信号数字化。模数转换器作为模拟信号与数字信号的桥梁,在读出电路中具有重要的作用。
  
  针对于阵列级的读出电路,为了降低不同像素单元之间的非均匀性,需要多个像素单元共用一个模数转换器来完成数据的处理,这对模数转换器的速度提出了一定的要求,另外需要兼备低功耗以及中等精度的特点。相比于其他类型的 ADC,SAR ADC 不需要线性增益模块,因此本身就具有低功耗的特点,另外本文使用二进制校正技术 ,并提出一种速度增强型的比较器,在保持了 SAR ADC 原有的低功耗的特点下,有效的提高了 ADC 的转换速率, 满足阵列级读出电路的要求。
  图 1 X 射线探测器前端读出电路结构图
  图 1 X 射线探测器前端读出电路结构图
  

  1系统设计及实现

  
  本文设计的 SAR ADC 整体电路如图 2 所示,主要由电容式数模转换器(C- DAC),比较器,异步SAR 逻辑,数字纠错电路等构成。其中比较器部分使用本文提出的速度增强型的比较器,有效的提高了比较速度。
  图 2 SAR ADC 系统结构图
  图 2 SAR ADC 系统结构图
  
  C- DAC 使用分段结构并结合单调切换策略降低电容阵列的面积并减少无效的切换次数。同时, 为了保证 C- DAC 的充分建立,提高 ADC 的容错能力,结合二进制校正技术,增加了两位冗余电容(B8C,B2C)。增加冗余电容后,每次转换输出 14 位冗余码,因此需要增加数字纠错电路将 14 位冗余码转换为 12 位二进制码。
  

  2关键单元设计

  
  2.1速度增强型比较器
  
  比较器结构如图 3 所示,当 CLK 为零电位时, 晶体管 M3 与 M4 关断,晶体管 M7 与 M8 导通,节点 fp 与 fn 被迅速充电至 VDD,同时节点 OUTP 与OUTN 经由反相器也被复位至 VDD。
  图 3 速度增强型比较器
  图 3 速度增强型比较器
  
  当 CLK 为高电平时, fp 与 fn 开始放电。假设 Vip 大于 Vin,fp 放电速度大于 fn,随着 fp 点的电平不断下降,通过反相器 Z1 的作用,晶体管 M15 将会导通, 形成额外的一条正反馈回路,进一步提高节点 fp 的放电速度。当节点 fp 放电至 VDD- Vth 时,晶体管 M6 导通,此时晶体管 M5 与M6 形成的正反馈回路开始工作,节点 fn 被迅速上拉,fp 迅速拉低。同时晶体管 M9 与 M10 形成正反馈也开始工作,最终得到比较结果 OUTP 为低电平, OUTN 为高电平。在整个工作过程中,不存在静态功耗。当 Vip  小于 Vin,工作过程与上述相反。
  
  与传统的双尾比较器相比,本文提出的比较器从电源至地线之间仅层叠 3 个晶体管,更适用于低电源电压应用。同时,增加了额外的正反馈回路, 提高了比较速度。
  
  2.2数字纠错电路
  
  数字纠错电路将每次转换得到的 14 位冗余码转换为 12 位的二进制码。根据二进制校正原理,前面得到的 14 位冗余码 [B12 B11 B10 B9 B8 B8C B7 B6 B5 B4 B3 B2 B2C B1]  的权重依次为 2048,1024,512,256,128,128,64,32,16,8,4,2,2,1。另外,为了能够弥补正负误差,所以冗余位实际的调节范围为- 65 至 65。14 位的冗余码表示的范围为 - 65 至4161,而对于精度为 12bit 的模数转换器而言,我们需要的范围是 0 至 4095。因此数字纠错电路需要有溢出判断功能。经过数字纠错电路的最终输出结果为:
  
  (- 65)+(2048×B12+1024×B11+…1×B1)          (1)
  
  具体的算法如图 4 所示:
  图 4 纠错算法
  图 4 纠错算法
  
  通过观察,数字纠错电路只需要 11 个全加器,12 个二路选择器,4 个反相器,一个异或门即可。
  
  2.3异步 SAR 逻辑
  
  传统的同步 SAR 逻辑电路分配给每位的处理时间是相同的,为了保证每一次的比较均充分完成, 分配的处理时间都需要按照最慢处理的那次来进行分配。因此,同步 SAR 逻辑在转换过程中浪费了很多时间,导致 SAR ADC 的转换速度不高。另外,同步逻辑需要一个外部的高频时钟,具有较大的功耗。
  
  区别于传统的同步逻辑,异步逻辑时钟信号避免了外部的高频时钟,降低了功耗以及电路的复杂程度。异步逻辑由内部逻辑电路产生比较器所需要的时钟信号。在速度方面,异步逻辑电路分配给每一位的时间是不同的,当某一位比较结束后,会产生一个信号触发下一次比较,同时这个信号会触发移位寄存器工作。因此,避免了每位都分配相同的时间,可以有效的提高转换速度。异步逻辑原理如图 5 所示:
  图 5 异步时钟生成电路状态图
  图 5 异步时钟生成电路状态图
  
  图 6 为使用的异步控制逻辑电路图,CLKS 为采样信号 ,CLKC  为比较器时钟 ,CLK1~CLK12, CLK2C 和 CLK8C 为相位移动信号,用于存储单元来存储结果。
  图 6 异步逻辑电路
  图 6 异步逻辑电路
  
  本文使用 TSPC 存储单元锁存比较器的输出结果,如图 7 所示。相比于传统的 D 触发器,TSPC 存储单元具有更快的速度,以及更小的面积。RD 为复位信号,高电平有效。
  图 7 TSPC 存储单元
  图 7 TSPC 存储单元
  
  当 RD 为高电平时,开关 MR2 被强制导通,节点A 被置位为低电平,使晶体管 M7 导通,节点 B 被置为高电平,输出结点 Q 通过反相器被强制为低电平。晶体管 MR1 与晶体管 MR3 被用来切断电源至地之间的电流通路。
  
  另外需要注意的一点是,TSPC 存储单元的第二级与第三级之间存在竞争冒险现象,为了消除这种现象,需要合理设置第二级与第三级的尺寸。以消除可能产生的毛刺。

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