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TOF-PET前端电子系统设计

2020-03-03 23:08医疗电子 人已围观

简介正电子发射断层成像(PET)是核医学领域一项先进的临床造影检查技术,它通过向人体内注入放射性示踪剂,基于生物体的新陈代谢,从细胞和分子 水平提供人体功能性病变信息,作为...

  正电子发射断层成像(PET)是核医学领域一项先进的临床造影检查技术,它通过向人体内注入放射性示踪剂,基于生物体的新陈代谢,从细胞和分子 水平提供人体功能性病变信息,作为高性能的无创 检测手段,以其灵敏度高、特异性好、全身显像、安全 性高的优点,在疾病(特别是肿瘤、心脏、神经系统 等)的诊断、治疗、疗效评价、基础医学研究等方面发 挥着重要作用。近些年来,基于飞行时间技术的TOF-PET 更是成为了研究的热点,与传统的 PET 相比,TOF 技术的引用能够显着提高输出图像的信噪比和对疾病的诊断精度。
  
  从 PET 系统整体发展历程来看,外形变化微小,但其核心技术包括晶体、光电倍增管、前端电 子系统、校正技术、重建算法等均发生了革命性的 飞跃。技术与方法的突破旨在不断提高的空间/ 时间分辨率、灵敏度及输出图像的质量。前端电子系统是连接探测器与图像输出的桥梁,其设计直接影响着系统的整体探测性能。本文从前端电子系统采集的角度出发,以优化现有系统的时间分辨性能与能量分辨性能为目的,分析系统对TOF 时间分辨性能降级的因素,并对其进行优化与测试。
  
  1 PET 采集系统
  
  PET 系统的时间/空间分辨能力、灵敏度等主要是由PET 成像系统的探测器模组及其前端电子系统决定。其中PET 系统中数据采集和处理部分的主要功能是将光电倍增管探测到的光信号转换为电信号,然后由两大链路分别进行处理,一是时间链路, 与符合时间窗相互结合用于确定光子发生湮灭点的位置;另一个是能量链路,用来确定被光子击中晶体的位置,即响应线 LOR 的具体位置,两者结合实现对湮灭事件点的空间定位,系统流程图如图 1 所示。
  图1 TOF-PET 系统电子端流程图
  图1 TOF-PET 系统电子端流程图
  
  通过分析可知,PET 系统对前端电子系统设计的具体要求为:
  
  1)同步时钟的一致性及稳定性;
  
  2)能量链路的 PileUp 堆积处理及快速采集;
  
  3)时间链路上升沿的陡峭性及鉴相器的定时准确性;
  
  4)时间数字转换 TDC 模块的测量精度;
  
  其中系统全局时钟的同步、能量链路的快速采集及时间链路的测量一直是研究的热点与难点。
  
  2 全局时钟
  
  在基于TOF 技术的PET 系统中,为了能够精准地获得各个光子到达探测器的时间,从而要求对多 个探测模块的数据能够有一个统一的时间基准,全 局时钟信号的稳定性与精度直接影响PET 系统的检测质量。在全局时钟的设计中,一般采用一个时 钟扇出源对多个时钟节点的电路板进行时钟信号发 送,时钟节点以接收到的时钟作为本地时钟,但是当 该时钟信号噪声较大时,时钟抖动产生的频率与相 位误差无法满足系统时钟的设计需求,为了解决这 一问题,本文采用抖动滤除器件对输入时钟信号的 抖动进行噪声滤除,实现与时钟频率同步且低抖动信号的输出。
  
  系统采用星形拓扑结构,利用同轴电缆互联,如 图 2 所示,以 Block0 作为时钟参考节点,对每个模块进行时钟扇出,通过 J01~J03 输出时钟信号和同步信号,J01 对应两个信号模式,其余模块通过 J04 clock接口接收全局时钟信号和同步信号。LMK04906 具有 3 个输入口,通过各个模块 J05 和时钟参考节点block0 进行数据通信。
  图2 低抖动时钟同步方案
  图2 低抖动时钟同步方案
  
  设计中每个模块均采用时钟抖动消除芯片LMK04906 进行时钟去抖,其中,LMK04906 的第一级锁相环实现抖动滤除功能,实现输出时钟具有低 抖动的近端噪声,第二级锁相环利用内部集成的高 性能LC 振荡器实现时钟倍频,实现超低抖动的远端噪声,从而保证系统在整个频段范围内都具有极其 优秀的噪声性能。
  
  3 能量采集
  
  3.1多路ADC 同步
  
  TOF-PET 系统是一个多通道并行处理的复杂电子系统,需要对数百个通道同时进行采集与处理, 传统PET 系统中多路模数转换器(ADC)输出的大量并行信号过多的占用了FPGA 处理器的IO 资源,随着能量通道数目的增加,所要求的 FPGA 性能越来越高,最终会导致设计成本高且系统难以实施;除此之外,多通道之间的同步性也会受到 PCB 布局布线及面积的限制。为了解决多路ADC 过多占用FPGA IO 资源的问题 ,设 计采用具备 JESD204B 接口的ADC,将时钟嵌入比特流,利用时钟恢复技术完成多片ADC 的同步。
  
  基于JESD204B 的串行ADC 采集方案如图 3 所示,ADC 上电后,FPGA 通过微控制器向控制台计算机获取ADC 和时钟生成器的配置信息,并通过 SPI 或I2C 总线对时钟生成器进行配置,判断其工作是否稳定。待其稳定输出后,通过 SPI/I2C 配置ADC, 判断ADC 时钟是否锁定,JESD204B 接口是否就绪,在以上基础上,开始初始化高速串行转换器的 IP 核, 初始化完成后,置低 SYNC 信号,系统开始通信。
  图3 JESD204B 串行ADC 采集方案
  图3 JESD204B 串行ADC 采集方案
  
  在通信过程中,JESD204B 发送器向接收器发送 K 字符码流,接收器使用时钟数据恢复技术在数据流中对K 字符进行检测和定位,然后向时钟生成器输出 SYSREF 请求信号,以便建立本地多帧时钟。与此同时,SYSREF 信号对齐ADC 采样时钟,保证所有的采样同时刻进行。在对齐阶段,发送器向接收器发送四帧,接收器对比其中一帧的链路配置参数, 匹配成功则进入接收阶段,否则重新置位 SYNC 信号,重新建立通信。接收器将接收的串行 PET 能量数据解码、分流转换成并行数据,以供后续处理。
  
  3.2PileUp 处理
  
  在高剂量放射源激发条件下,大量高能粒子在短时间内到达探测器,产生信号的堆积,导致信号的脉冲能量被错误的识别,影响空间定位的精度。针对这一问题,本文首先对 ADC 采样信号进行求导, 确定出上升沿的位置,判断两个相邻上升沿之间的时间间隔是否小于设定阈值,若小于阈值,则对其进行PileUp 处理,重建流程如图 4 所示。
图4 能量采集链路流程图
  图4 能量采集链路流程图
 
  在PileUp 事件的处理中,无 PileUp 堆积的单个光子信号按照指数模式进行拟合,如下:
  
  y = Ae-Bx
  
  y 为信号采集幅值,x 为采样时刻,B 为衰减时间常数。如果两个相邻光子被击中的时间间隔小于系 统死时间则对前一个事件进行指数拟合,完成其能 量的提取。
  
  经过以上处理之后,将采集得到的能量信号通过数字化积分的方式计算出其能量,并利用 PET 系统重心法得出被伽马光子击中的晶体位置,完成对LOR 响应线的空间定位。
  
  4 时间提取
  
  定时与时间提取电路是PET 系统前端电子电路检测的基本单元。设计先将探测器的输出信号转换为两路差分信号,利用恒比定时器 CFD对差分信号进行恒比处理,得到恒比后的两路差分信号,通过FPGA 自身的一对差分I/O 接口进行处理,最后利用 FPGA-TDC完成时间信息的提取,其电路原理图如图5 所示。
  图5 CFD 定时甄别电路图
  图5 CFD 定时甄别电路图
  
  由于将探测器的输出信号转换为差分信号,则在后续恒比中不必使用过零比较器,并且信号过零 点的时间不因输入信号的不同而受到影响,克服探 测器输出信号幅度游动带来的定时误差,实现前端电子电路的定时性能和电路规模的平衡。
  图6 FPGA TDC 工作流程图
  图6 FPGA TDC 工作流程图
  
  相比于专用的ASIC TDC 芯片,基于 FPGA 内部专用延迟线结构的TDC 技术以其易于集成、可重复利用,低成本、灵活易调试的优点逐步用于基于TOF 技术的时间测量系统中,其结构如图 6 所示。经过CFD 定时触发的光子信号到达FPGA 管脚后,进入延迟链内,通过时钟完成粗计数时间的测量,通过 编码完成细计数时间测测量,最终输出光子的到达 时间,以供后续符合处理。
  
  5 结果与测试
  
  5.1时钟抖动
  图7 全局时钟性能测试
  图7 全局时钟性能测试
  
  全局时钟性能测试如图 7 所示,两块电路板使用同一个时钟源扇出,由同轴电缆进行连接,利用示 波器对其终端进行测试,时间间隔误差采用示波器 的专用测试分析软件,其测试结果如表 1 所示。其中周期性抖动(PJ)是对时钟周期的变化进行的统 计,为短期抖动行为;时间间隔误差(TIE)是信号在 电平变换时,其边沿与理想时间位置的偏移,为长期 抖动行为;相位输出延时(skew)为两个时钟上升沿的延时值。
  
  测试结果表明基于LMK04906 去抖芯片的全局时钟同步设计精度高、可靠性好,可以满足 TOF-PET 系统的需求。
  
  表1 全局时钟性能测试结果
  表1 全局时钟性能测试结果
  5.2能量链路
  
  能量链路的测试通过现有系统集成的晶体、光导及PMT 探测器前端进行验证,并对基于 JESD204B 标准的高速ADC 采集信号进行处理,得到的晶体位置图及相应的系统能谱图如图 8 所示,结果表明在能量链路空间定位过程中,晶体位置可以被清晰的分辨,且测得的能量分辨率值低于 12%,满足整个系统的设计要求。
  图8 晶体位置图与系统能谱图
  图8 晶体位置图与系统能谱图
  
  5.3时间链路
  
  在时间链路的验证上,实验通过信号发生器产生两路具有固定相位差的信号,经过 CFD 鉴别分别进入FPGA-TDC 中,得到 FPGA-TDC 的码密度图, 如 图 9 所示。
  图9 FPGA-TDC 码密度测试
  图9 FPGA-TDC 码密度测试
  
  通过建立延迟链与测试时间之间的关系,完成 对光子到达时间的测试,得到统计结果的直方图,如 图 10 所示,并用直方图高斯拟合的半高宽来表征伽马光子成像时系统的时间分辨率。从测试结果可以看出前端电子系统拟合的FWHM 为 100.5 ps,满足TOF 技术的设计要求。
  图10 基于FPGA-TDC 的TOF 分辨测试
  图10 基于FPGA-TDC 的TOF 分辨测试

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